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langage vhdl Begin Process clk Begin If rising-edge clk Then C c End if End process Le langage VHDL Ahmed AOUCHAR L ? École des INGÉNIEURS Scienti ?ques PRÉSENTATION Vhsic Hardware Description Langage Vhsic Very High Speed Integrated Circuit est un langag

Begin Process clk Begin If rising-edge clk Then C c End if End process Le langage VHDL Ahmed AOUCHAR L ? École des INGÉNIEURS Scienti ?ques PRÉSENTATION Vhsic Hardware Description Langage Vhsic Very High Speed Integrated Circuit est un langage de description de matériel et non un langage software comme le C Standardisé en par l ? IEEE Institute Of Electrical and Electronics Engineers sous la référence IEEE - Une mise à jour importante a été faite en IEEE - est supportée par tous les outils Dernière révision en Utilisé au début pour la modélisation et la simulation avant d ? être adopté pour la synthèse logique Toute la syntaxe n ? est pas synthétisable Permet de décrire un système avec un niveau d ? abstraction élevé algorithmique ? ou un niveau proche du matériel gate level ? Entre les deux se trouve le niveau RTL Register Transfert Level ? qui décrit le système sous forme de machine d ? états C ? est le niveau RTL qui est utilisé pour la synthèse car il est moins lourd que le niveau gate level ? et il est indépendant de la cible Le niveau algorithmique ? n ? est pas forcément synthétisable C LA SYNTHÈSE LOGIQUE La synthèse logique est l ? opération qui consiste à traduire le code VHDL en fonctions logiques et bascules prêtes à être connectées dans le silicium SIMULATION SYNTHÈSE On rencontre deux langages de description de matériel VHDL populaire en Europe proche de Ada pgm objet ? et Verilog populaire aux US proche du C Le langage VHDL permet de Modéliser des circuits pour la simulation Décrire des applications pour circuits ASIC ou programmables FPGA Modélisation pour la simulation Description de système matériel Norme IEEE Norme IEEE La totalité de la norme peut être utilisée pour la modélisation Une partie seulement peut être utilisée pour la synthèse X ? ? after ns Wait for ns Signal ents stdlogic ? ? Les instructions de gauche ne peuvent pas être utilisées pour la synthèse C BEHAVIORAL RTL Une description comportementale behavioral ? décrit un algorithme sans rentrer dans les détails technologiques Une description RTL ? donne les détails sur la connexion des registres avec la logique combinatoire NIVEAUX D ? ABSTRACTION Peu de détails temps de développement court Détails technologiques description et simulation fastidieuses C PREMIER EXEMPLE commentaire Appel librairies a x b portes y c z entité architecture DEUXIÈME EXEMPLE clk reset Clk div div out La nouveauté dans cet exemple est le bloc process ? Ce bloc est très pratique pour décrire des unités cadencées par une horloge On peut écrire plusieurs process ils s ? exécutent tous en parallèle CPROCESSUS IMPLICITE OU EXPLICITE Début et ?n Equation logique processus implicite Bloc process ? processus explicite Connexion processus implicite TROIS RÈGLES DE BASE Les commentaires commencent par un double tiret -- ? et se terminent à la ?n de la ligne VHDL ne distingue pas les majuscules des minuscules inter et INTER désignent le même signal