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Etienne Messerli Version 6-a Septembre 2007 Département TIC Institut REDS Manue

Etienne Messerli Version 6-a Septembre 2007 Département TIC Institut REDS Manuel VHDL synthèse et simulation Version partielle septembre 2007 (Chapitres : 1, 2, 3, 4, 6, 7, 9, 10, 15) Auteur et version du manuel La première version de ce manuel a été écrite par Yves Sonnay dans le cadre du cours à option "Pratique du VHDL" donné par le professeur E.Messerli. Version : Initiale : Manuel VHDL pour la synthèse automatique Yves Sonnay, étudiant à l'EIVD, octobre 1998 4ème révision : E. Messerli, professeur à l'EIVD, mai 2003 5ème révision : E. Messerli, professeur à la HEIG-VD, septembre 2005 Remise à jour complète (rajout chapitre 8 et 11 sur VHDL avancé) Remise à jour : 6ème révision : E. Messerli, professeur à la HEIG-VD, septembre 2007 Complété notion avancée, quelques corrections Mise à jour de ce manuel Je remercie tous les utilisateurs de ce manuel de m’indiquer les erreurs qu’il comporte. De même, si des informations semblent manquer ou sont incomplètes, elles peuvent m’être transises, cela permettra une mise à jour régulière de ce manuel. Contact Auteur: Etienne Messerli e-mail : etienne.messerli@heig-vd.ch Tel: +41 (0)24 / 55 76 302 Institut REDS, Reconfigurable & Embedded Digital Systems HEIG-VD, Haute Ecole d’Ingénierie et de Gestion du Canton de Vaud Route de Cheseaux 1 CH-1401 Yverdon-les-Bains Tel : ++41 (0)24 / 55 76 330 (central) Fax : ++41 (0)24/ 55 76 404 E-mail : reds@heig-vd.ch Internet : http://reds.heig-vd.ch/ Autres personnes à contacter en cas d’absence: M. Corbaz Alexandre e-mail : alexandre.corbaz@heig-vd.ch tél : +41 (0)24/55 76 273 M. Graf Yoan e-mail : yoan.graf@heig-vd.ch tél : +41 (0)24/55 76 258 M. Perez-Uribe Andres e-mail : andres.perez-uribe@heig-vd.ch tél : +41 (0)24/55 76 274 M. Starkier Michel e-mail : michel.starkier@heig-vd.ch tél : +41 (0)24/55 76 155 R DS Reconfigurable & embedded Digital Systems I Table des matières Préambule ........................................................................ VII Chapitre 1. Introduction..................................................... 1 1-1. Les différentes étapes de la synthèse automatique .............. 2 Schéma des différentes étapes . . . . . . . . . . . . . . . . . . . . . . . . . . 2 Le déroulement de la synthèse automatique . . . . . . . . . . . . . . . 3 1-1.1.Mise en garde . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 1-2. Méthodologie de vérification .............................................. 3 1-3. Qu'est ce que le VHDL ........................................................ 5 1-3.1.Historique . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 1-3.2.Pourquoi utiliser le VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 Chapitre 2. Les concepts du langage VHDL..................... 9 2-1. Les éléments de base ........................................................... 9 2-1.1.Les commentaires . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 2-1.2.Syntaxe des instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 2-1.3.Les mots réservés . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 2-1.4.Les identificateurs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 Convention utilisée au sein du REDS et dans ce manuel: . . . . 10 2-1.5.Les types d'objets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 2-1.6.Les classes d'objets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 2-1.7.Les opérateurs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 2-2. Signal et variable .............................................................. 17 2-2.1.Brève définition de la variable . . . . . . . . . . . . . . . . . . . . . . . . . 17 2-2.2.Brève définition du signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 2-3. Les types Std_Logic et Std_Logic_Vector ........................ 18 2-3.1.Le type Bit et Bit_Vector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 2-3.2.Le type Std_Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 Copyright HEIG-VD, Institut REDS Titre chapitre Version du 5 septembre 2007 II 2-3.3.Le type Std_uLogic et Std_Logic . . . . . . . . . . . . . . . . . . . . . . 20 2-3.4.Le sous type vecteur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 2-3.5.Affectation d'un signal ou d'un vecteur . . . . . . . . . . . . . . . . . . 21 2-4. Le temps ............................................................................ 22 2-5. VHDL: un langage typé ..................................................... 22 2-6. Unité de conception (module VHDL) ............................... 23 2-6.1.L'entité . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 2-6.2.L'architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 2-6.3.Syntaxe générale d'une architecture . . . . . . . . . . . . . . . . . . . . 26 2-6.4.Les paquetages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27 Chapitre 3. Les instructions concurrentes ...................... 29 3-1. L'affectation simple ........................................................... 30 3-2. L’affectation conditionnelle .............................................. 30 3-3. L'affectation sélectionnée .................................................. 31 3-4. L'instanciation de composant ............................................ 32 3-5. L'instruction processus ...................................................... 34 Chapitre 4. Les instructions séquentielles....................... 37 4-1. L'affectation simple ........................................................... 37 4-2. L'instruction conditionnelle ............................................... 38 4-3. L'instruction de choix ........................................................ 39 Chapitre 5. Les instructions séquentielles pour la simulation............................................ 41 5-1. L'instruction wait ............................................................... 41 5-1.1.Attente d'un délai . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 5-1.2.Suspension d'un processus . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 5-1.3.Attente sur un événement . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 5-1.4.Attente sur une condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 5-1.5.Attente avec un temps limite (time out) . . . . . . . . . . . . . . . . . 44 5-2. L'instruction assert ............................................................. 44 5-3. L'instruction report ............................................................ 45 5-4. L'instruction for .. loop ...................................................... 45 Chapitre 6. Visseries et astuces ........................................ 47 6-1. L’opérateur de concaténation & ........................................ 47 Copyright HEIG-VD, Institut REDS III Table des matières Manuel VHDL, sysnthèse et simulation 6-1.1.Décalage de vecteurs . . uploads/Litterature/ manuel-vhdl.pdf