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Cours 7 IUT de l'Indre Département Génie Electrique et Informatique Industrielle Module ENSL Initiation au langage VHDL Cours Eric PERONNIN Chateauroux le octobre C CTable des matières Eléments de base du langage VHDL Introduction C Identi cateurs Constan

IUT de l'Indre Département Génie Electrique et Informatique Industrielle Module ENSL Initiation au langage VHDL Cours Eric PERONNIN Chateauroux le octobre C CTable des matières Eléments de base du langage VHDL Introduction C Identi cateurs Constantes variables signaux et ports Les constantes Les ports Les signaux Les variables Types de données Les types énumérés BIT Type BIT VECTOR Type Types STDLOGIC et STDLOGIC VECTOR BOOLEAN Type Types CHARACTER et STRING Type SEVERITY LEVEL Types numériques non énumérés INTEGER REAL Types et Types UNSIGNED et SIGNED Sous-types NATURAL et POSITIVE C Types dé nis par l'utilisateur C Types énumérés dé nis par l'utilisateur C Types non énumérés dé nis par l'utilisateur RECORD Enregistrement Types vectoriels Conversions de types transtypages Attributs Attributs associés aux types Attributs associés à un signal Opérateurs B Opérateurs d'a ectation BA ectation à un signal BA ectation à une variable Opérateurs logiques Opérateurs relationnels Opérateurs arithmétiques C Opérateur de concaténation Structure d'un programme VHDL Interfaçage avec l'extérieur Entité Déclaration des entrées et des sorties Exemples de déclarations d'entités Interfaçage d'une fonction ET à entrées Compteur décimal bits avec remise à asynchrone Section Architecture Rôle de la section Architecture D Traitements de ots de données Constantes Signaux C Dé nition Déclaration D Exemples de programmes VHDL utilisant seulement un traitement de ots de données Description fonctionnelle de la fonction ET Description en langage VHDL d'un multiplexer vers avec entrées de sélection Démultiplexeur vers versions et Description comportementale Utilité de la structure process Détails sur l'exécution d'un processus Activation d'un processus B A ectation de signaux dans un processus Scheduling Exemples de processus simples Exécutions commentées Variables Dualité signal - variable Déclaration d'une variable Utilisation et comportement des variables Structures conditionnelles Instruction if Exemples de programmes complets utilisant l'instruction if Instruction case Exemple de programme utilisant l'instruction case démultiplexeur vers version Structures répétitives Instruction for Instruction while Cas d'un système rythmé par un signal d'horloge compteur BCD Objectif Brève analyse Codage Variante avec une remise à synchrone Architecture de test Objectif de l'architecture de test Test bench banc de test Création et Ecriture du test bench C Contrôle et report d'erreurs C CChapitre Eléments de base du langage VHDL Introduction Lors de sa C dé nition les concepteurs du VHDL se sont appuyés partiellement sur un langage connu pour ses qualités dans le domaine des applications temps réel ADA Celui-ci présentant de nombreuses similitudes avec le Pascal au moins pour le vocabulaire de base il n'est pas étonnant de retrouver un C certain nombre de termes de ce dernier langage cf types dé nition des C tableaux déclaration des variables mots clés Begin et end Identi cateurs Les noms variables signaux constantes et autres choisis par le C programmeur appelés aussi identi cateurs doivent respecter les règles suivantes il doivent commencer par une lettre ou un caractère underscore il peuvent comporter des signes à condition de ne jamais en B inclure deux de suite il peuvent aussi comporter des chi res Deux signes - moins placés successivement déclarent le