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Cours 8 1 Cours Logique séquentielle les mémoires à semi-conducteurs ELP Electronique Numérique CLogique séquentielle Organisation du cours Les bascules C Les registres Les compteurs Performances des circuits séquentiels synchrones et règles d'assemblage

Cours Logique séquentielle les mémoires à semi-conducteurs ELP Electronique Numérique CLogique séquentielle Organisation du cours Les bascules C Les registres Les compteurs Performances des circuits séquentiels synchrones et règles d'assemblage séquentiel Les mémoires à semi-conducteur C Les automates d'états ?nis C C -C Département Electronique C Classi ?cation par mode opératoire Mémoires à écriture et lecture mémoires vives Mémoires volatiles ? Mémoires statiques ? Mémoires dynamiques Mémoires à lecture seule mémoires mortes ou ROM Read-Only Memories Mémoires permanentes ? Procédé d'inscription inaccessible à l'utilisateur ROM ? Procédé d'inscription accessible à l'utilisateur ? PROM Programmable ROM inscription irréversible ? REPROM REprogrammable ROM inscription réversible Département Electronique C Classi ?cation par type d'accès Mémoires à accès aléatoire ou direct ? Les cellules mémoires sont accessibles directement par une adresse Mémoires à accès séquentiel ? Les cellules sont cha? nées id registre à décalage et ne sont accessibles qu'aux extrémités de la cha? ne Département Electronique CClassi ?cation des mémoires à semiconducteur bilan mode opératoire lecture écriture lecture seule mémoires vives mémoires mortes aléatoire type ou direct d ? accès RAM séquenti FIFO et LIFO el ROM et XROM ROM série Département Electronique CPerformances des mémoires Capacité ? Nombre de bits ou de mots binaires mémorisés Temps d'accès temps de cycle ? Temps d'accès temps écoulé entre une demande de lecture et la présence de l'information sur la sortie de la mémoire dépend du type d'accès ? Temps de cycle durée minimale à respecter entre deux accès à la mémoire Consommation Département Electronique CLes mémoires à accès aléatoire Structure décodeur d'adresses p -- p A A Ap- Ap- Plan mémoire p mots de n bits adresse A mot sélectionné parmi p commandes logique de contrôle circuit d'entrée sortie Département Electronique données DI et DO DO DOn- DI DIn- CLes mémoires vives à accès aléatoire RAM RAM Random Access Memory mémoires vives seulement Deux o ?res technologiques ? Les RAM statiques SRAM élément de mémorisation bistable ? Les RAM dynamiques DRAM élément de mémorisation condensateur Département Electronique CSRAM cellule mémoire ? B B B B Sélection ligne principe Sélectioen ligne cellule CMOS Département Electronique CL L L Structure d'une SRAM bits B B B B B B B B B B B B C C écriture du - écriture du B Département ElectroniquSeij CDRAM cellule mémoire If donnée Cs V sélection courant de fuite I f courant inverse de jonction Cs ?? pF I f ?? ?? A ?? dV dt ??I f Cs ?? V ms rafra? chissement du contenu tous les ms environ lecture délicate -- ampli ?cateurs de lecture lecture destructive -- dispositif de réécriture organes de contrôle complexes Département Electronique CComparaison DRAM SRAM densité DRAM densité SRAM capacité DRAM capacité SRAM SRAM qqes MBits à qqes dizaines de MBits DRAM jusqu ? à qqes Gbits Double Data Rate Synchronous DRAM coût bit DRAM coût bit SRAM contraintes d'utilisation DRAM contraintes d'utilisation SRAM rafra? chissement consommation Département Electronique CLes mémoires mortes à accès aléatoire ROM ? ROM et PROM C colonnes