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Serie2 2021 Département d'Informatique FGEI UMMTO Exercice Série Master SI CPI Architecture I Voici un pipeline à étages L'unité de temps est la pico-seconde ps qui vaut - seconde Quelle est la durée minimale du cycle d'horloge Quel est le débit maximal d

Département d'Informatique FGEI UMMTO Exercice Série Master SI CPI Architecture I Voici un pipeline à étages L'unité de temps est la pico-seconde ps qui vaut - seconde Quelle est la durée minimale du cycle d'horloge Quel est le débit maximal de ce pipeline en Gops Giga-opérations par seconde Quelle est dans ce cas la latence c'est-à-dire la durée d'exécution d'une instruction B Même questions pour le schéma ci-dessous Exercice Un processeur pipeline possède étages chaque étape étage du pipeline s ? e ?ectue en deux périodes d ? horloge la fréquence d ? horloge est MHz En ignorant les stalls dans le pipeline calculer Le cycle machine La latence Le débit Exercice On suppose qu'on a découpé les circuits combinatoires qui composent une instruction en six blocs A à F de durées respectives et ps pico-seconde vaut - seconde ces blocs doivent être exécutés l'un après CDépartement d'Informatique FGEI UMMTO Master SI CPI Architecture I l'autre dans cet ordre après quoi on charge un registre au prochain front d'horloge La durée de chargement d'un registre est de ps Insérer un seul registre intermédiaire fournit un pipeline de profondeur O? faut-il insérer ce registre pour obtenir un débit maximal Calculer alors la durée du cycle d'horloge le débit et la latence Mêmes questions en insérant deux registres intermédiaires pipeline de profondeur Quel est le pipeline de profondeur optimale Fournir une description et une analyse des performances comme précédemment Exercice Un processeur possède un pipeline à étages Fetch-Decode- Execute-Write La lecture des données est faite lors de l'étape Execute Un programme est composé des instructions suivantes Ce programme n ? utilise que des registres et ne fait donc pas d ? accès mémoire Représentez l ? exécution de ces instructions dans le pipeline en vous basant sur le cours Refaites le même schéma en rajoutant des bulles lorsque c ? est nécessaire Proposez un ré-ordonnancement des instructions minimisant le temps total d ? exécution Exercice La boucle suivante est exécutée sur un processeur pipeline à étages listés ci-dessous Ce processeur ne possède aucun mécanisme d ? envoi matériel forwarding La lecture et l ? écriture des registres dans le même cycle est possible le problème de branchement est résolu dans l ? étage ID en insérant des stalls IF chargement de l'instruction depuis la mémoire et incrémentation du PC ID décodage de l'instruction et lecture des registres opérandes EX calcul impliquant l'ALU calcul de l ? adresse ou calcul arithmétique MEM accès mémoire en lecture ou écriture instruction de type load ou store En cas d ? une instruction de type branchement le remplacement de PC par l ? adresse destination WB écriture du résultat d'une lecture ou d'un calcul dans les registres - Identi ?er toutes les dépendances de données dans la boucle en spéci ?ant leur type RAW WAW ou WAR sachant que l ? exécution de la boucle se termine en une seule itération - Supposons que tous les étages prennent cycle et la boucle est exécutée en une