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Lab 1 ELE ?? Principe des Circuits Intégrés à Très Grande Échelle Laboratoire Langage VHDL et synthèse logique Janvier INTRODUCTION L ? évolution de l ? industrie des circuits intégrés durant la dernière décennie a été tellement rapide qu ? il est mainten

ELE ?? Principe des Circuits Intégrés à Très Grande Échelle Laboratoire Langage VHDL et synthèse logique Janvier INTRODUCTION L ? évolution de l ? industrie des circuits intégrés durant la dernière décennie a été tellement rapide qu ? il est maintenant possible d ? intégrer plusieurs systèmes complexes sur une seule puce Cette évolution vers des niveaux d ? intégration de plus en plus élevés est motivée par les besoins de systèmes plus performants légers compacts et consommant un minimum de puissance Dans de telles circonstances la gestion de la complexité avec les outils d ? aide à la conception traditionnels les outils de bas niveau masque schématique ? devient une t? che pénible coûteuse voire impossible quand on considère les contraintes de mise en marché d ? un produit Dans le but de mieux gérer la complexité des circuits intégrés tout en gardant les coûts du développement dans des limites raisonnables d ? autres outils d ? aide à la conception dits outils de synthèse ont vu le jour dès le début des années En e ?et le but ultime de ces outils associés avec un langage de conception et de simulation puissant tel que le langage VHDL est de générer le dessin des masques d ? un circuit à partir de sa description comportementale de haut niveau Ainsi le concepteur peut se limiter à la conception à la modélisation et à la simulation de son produit sans tenir compte des détails de mise en ?uvre au niveau schématique ou du dessin des masques OBJECTIFS SPÉCIFIQUES ? Apprendre le sous-ensemble du langage VHDL comportemental synthétisable supporté par le compilateur VHDLAN de SYNOPSYS ? Apprendre à utiliser l ? outil de synthèse DESIGN ANALYZER de SYNOPSYS ? Apprendre à utiliser le simulateur logique VHDLDBX de SYNOSYS ? Apprendre à coder avec une philosophie de design reuse ? DOCUMENTATION REQUISE Vous trouverez l'essentiel des informations requises pour le VHDL comportemental compatible avec le compilateur VHDLAN dans le document du laboratoire disponible par chapitres sur le site du cours Un document de référence plus complet sur ce sujet est aussi mis à votre disposition sur le site du cours VHDL CookBook Laboratoire LANGAGE VHDL ET SYNTHÈSE NUMÉRIQUE CELE ?? Principe des Circuits Intégrés à Très Grande Échelle TRAVAIL DEMANDÉ Le présent laboratoire comporte numéros qui vous proposent de réaliser la description VHDL-RTL Register Transfer Level de di ?érents modules ou fonctions matériels Généralement pour chaque numéro vous devrez ? Écrire la description VHDL du module matériel proposé ? Faire la synthèse RTL et l ? optimisation avec DESIGN ANLYZER DESIGN COMPILER de Synopsys ? Faire les simulations fonctionnelle et temporelle pré et post-synthèse en prenant soin de mettre en évidence les comportements critiques ? Extraire les résultats d ? analyse REPORT sur les délais et la surface TIMING AREA Généralement pour chaque numéro vous devez produire et remettre Les codes sources des descriptions VHDL et bancs d ? essais Testbench CLAIREMENT IDENTIFIÉS Utilisez l ? entête proposée par le guide sur le