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Département d'Informatique Master 1 (SI, CPI) FGEI, UMMTO Architecture I, 2021/

Département d'Informatique Master 1 (SI, CPI) FGEI, UMMTO Architecture I, 2021/2022 1 Série 2 Exercice 1 Voici un pipeline à 3 étages. L'unité de temps est la pico-seconde (ps) qui vaut 10-12 seconde. Quelle est la durée minimale du cycle d'horloge ? Quel est le débit maximal de ce pipeline, en Gops (Giga-opérations par seconde) ? Quelle est dans ce cas la latence, c'est-à-dire la durée d'exécution d'une instruction ? B) Même questions pour le schéma ci-dessous : Exercice 2 Un processeur pipeline possède 4 étages, chaque étape (étage) du pipeline s’effectue en deux (2) périodes d’horloge, la fréquence d’horloge est 100 MHz. En ignorant les stalls dans le pipeline, calculer 1. Le cycle machine 2. La latence 3. Le débit Exercice 3 On suppose qu'on a découpé les circuits combinatoires qui composent une instruction en six blocs A à F de durées respectives 80, 60, 30, 50, 70 et 10 ps (pico-seconde vaut 10 -12 seconde); ces blocs doivent être exécutés l'un après Département d'Informatique Master 1 (SI, CPI) FGEI, UMMTO Architecture I, 2021/2022 2 l'autre dans cet ordre, après quoi on charge un registre au prochain front d'horloge. La durée de chargement d'un registre est de 20 ps. 1. Insérer un seul registre intermédiaire fournit un pipeline de profondeur 2. Où faut-il insérer ce registre pour obtenir un débit maximal ? Calculer alors la durée du cycle d'horloge, le débit et la latence. 2. Mêmes questions en insérant deux registres intermédiaires (pipeline de profondeur 3). 3. Quel est le pipeline de profondeur optimale ? Fournir une description et une analyse des performances comme précédemment. Exercice 4 Un processeur possède un pipeline à 4 étages (Fetch-Decode-Execute-Write). La lecture des données est faite lors de l'étape Execute. Un programme est composé des instructions suivantes: Ce programme n’utilise que des registres et ne fait donc pas d’accès mémoire. 1) Représentez l’exécution de ces instructions dans le pipeline en vous basant sur le cours. 2) Refaites le même schéma en rajoutant des bulles lorsque c’est nécessaire 3) Proposez un ré-ordonnancement des instructions minimisant le temps total d’exécution. Exercice 5 La boucle suivante est exécutée sur un processeur pipeline à 5 étages (listés ci-dessous). Ce processeur ne possède aucun mécanisme d’envoi matériel (forwarding). La lecture et l’écriture des registres dans le même cycle est possible, le problème de branchement est résolu dans l’étage ID en insérant des stalls. IF: chargement de l'instruction depuis la mémoire et incrémentation du PC. ID: décodage de l'instruction et lecture des registres opérandes. EX: calcul impliquant l'ALU (calcul de l’adresse ou calcul arithmétique). MEM: accès mémoire en lecture ou écriture (instruction de type load ou store). En cas d’une instruction de type branchement, le remplacement de PC par l’adresse destination. WB: écriture du résultat d'une lecture ou d'un calcul dans les registres. 1- Identifier toutes les dépendances de données dans la boucle en spécifiant leur type (RAW, WAW ou WAR), sachant que l’exécution de la boucle se termine en une seule itération. 2- Supposons que tous les étages prennent 1 cycle et la boucle est exécutée en une seule itération, Quels sont les aléas de la question 1 qui provoquent des stalls? 3- Combien de cycles prend le code pour être exécuté ? uploads/Litterature/ serie2-2021.pdf