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Materiel 1 matériel CHAPITRE MATERIEL Architecture générale d ? un DSP Le DSP Virgule ?xe Texas C Le Starter Kit Ed Cmatériel Ed Cmatériel ARCHITECTURE GENERALE D'UN DSP Architecture d'un microprocesseur standard Schéma interne BUS ADRESSES bits interrupt

matériel CHAPITRE MATERIEL Architecture générale d ? un DSP Le DSP Virgule ?xe Texas C Le Starter Kit Ed Cmatériel Ed Cmatériel ARCHITECTURE GENERALE D'UN DSP Architecture d'un microprocesseur standard Schéma interne BUS ADRESSES bits interruptions AMPLI D' ADRESSES horloges Décodage d' instruction et contrôle Commande des di ?érents aiguillages et séquencement Compteur programme Index Pointeur de pile ACCUMULATEURS lecture-écriture Registre d' instruction BUS interne UNIQUE Régistres eventuels pour stockage ou indirections UNITE ARITHMETIQUE et LOGIQUE Code condition AMPLI DE SORTIES DONNEES BUS DONNEES Déroulement d'une instruction Soit une instruction simple par exemple de chargement d'un registre interne Accu par un opérande en mémoire donnée adressage direct ou étendu variables RAM Mémoire Donnée Bus adresse PROCESSEUR li Accu Bus interne mixte Mémoire Programme Programme Constantes RAM ou REPROM Bus donnée Compteur programme Ed Cmatériel En début d ? exécution d ? une instruction le compteur programme pointe sur son code opérateur l ? adresse de l ? opérande demande souvent deux cases mémoire Un processeur quelconque à besoin au adresses mémoire progressives PC code opérateur adresse opérande minimum de ou phases et donc ou périodes d'horloge phases bus adresse bus donnée cycle de lecture du code de l'instruction adresse du code opération en mémoire programme code instruction lecture et décodage lecture de l'adresse de l'opérande adresse s suivante s en mémoire programme adresse de l'opérande en ou parties lecture s ou phases lecture de l'opérande adresse de l'opérande en mémoire donnée donnée lecture exécution mise dans accu Très souvent un processeur possède une horloge de base à Fck par exemple MHz mais chaque phase de lecture ou d ? écriture demande ou périodes de cette horloge ou d ? avantage ce qui ralentit encore les opérations Réduction de ce nombre de cycles d'exécution Les phases et peuvent être regroupées dans ce cas simple mais pas toujours si une opération arithmétique est à e ?ectuer On peut aussi placer à une seule adresse le code de l'instruction et l'adresse de l'opérande adresse alors réduite en travaillant par pages phases et sont alors regroupées La seconde phase est également inutile si la donnée à lire est pointée par un registre interne au processeur adressage indirect par registre Le nombre de phases peut donc être diminué mais on veut arriver à une instruction période d'horloge pour la plupart des instructions Pour cela le seule façon est de - réduire à une adresse l'instruction complète adresse et opérande éventuel - envisager un processeur qui exécuterait une instruction voir plusieurs à chaque temps élémentaire C'est la structure pipe line avec un chevauchement des phases dont nous expliquons ici seulement le principe phases successives Recherche instruction n instruction instruction n instruction n Recherche opérande Recherche instruction exécution Recherche opérande Recherche instruction exécution Recherche opérande exécution Doit être possible en même temps Ed Cmatériel Ceci n'est pas possible avec la structure actuelle il faut en e ?et pouvoir matériellement lire en même temps la mémoire donnée et la mémoire programme Ceci nécessite donc une structure à deux