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Analyse design Synthèse logique de design avec l ? environnement XILINX ISE Partie I création d ? un projet pour FPGA Xilinx Lancer modelsim ISE Avant de créer un nouveau projet véri ?er la validité de la licence CIndiquer le serveur de licence puis cliqu

Synthèse logique de design avec l ? environnement XILINX ISE Partie I création d ? un projet pour FPGA Xilinx Lancer modelsim ISE Avant de créer un nouveau projet véri ?er la validité de la licence CIndiquer le serveur de licence puis cliquer sur set Licence tse-win univ-st-etienne Fr Créer un nouveau projet La date d ? expiration de la licence est a ?chée en vert si encore valide C CDans cette fenêtre vous devez spéci ?er la famille de FPGA Family le type de FPGA Device l ? outil de synthèse l ? outil de simulation le langage de description Cliquer sur Next et véri ?er la con ?guration de votre projet sur la fenêtre suivante CUne fois le projet crée créer un ?chier VHD en créant ou ajoutant une source Pour ajouter un ?chier source créer un VHDL Module CCliquer sur next pour ignorer la con ?guration des E S Votre ?chier est créé vous pouvez insérer votre code pour pouvoir e ?ectuer les synthèses Cliquer sur l ? entité top de votre design la fenêtre en dessous va indiquer les di ?érentes étapes pour générer le ?chier de con ?guration bit Dans cette partie seule l ? étape de synthèse est à réaliser Pour ce faire cliquer droit sur l ? étape de synthèse et lancer la synthèse CLa synthèse est réussie si un logo vert apparait Vous pouvez ouvrir le rapport de synthèse clic droit CCe ?chier contient le rapport de synthèse ressources et timing qui vont être étudiés par la suite Pour l ? étude de synthèse les ?chiers sources à récupérer sont disponibles sur Mootse copier le contenu du ?chier txt dans le ?chier vhd Partie II analyse des performances d ? un design sur FPGA après synthèse On souhaite synthétiser un additionneur nbits réalisés sous deux formes Sourcesaddncomponents txt contient tous les composants à instancier dans l ? entité top Addn versions txt contient l ? entité top et les deux architectures associées prendre le code dans le ?chier source dans additionneur et le copier dans le module VHDL La synthèse ne permet pas de synthétiser deux architectures on mettra une architecture en commentaires clic droit sur le code et Comment Indiquer l ? outil de synthèse utilisé dans l ? environnement ISE CVéri ?er que l ? entité top est celle souhaitée addn-archaddn V ou V Pour les deux architectures Faire varier le paramètre spéci ?é dans le package tailledonnée et relever les résultats de timing chemin combinatoire et fréquence ainsi que les ressources obtenues en synthèse et placement routage Relever les ressources de chaque IP en visualisant le rapport de synthèse aller sur view text report Taille donnée et Comment est dé ?nie la période de l ? horloge Comment varie l ? horloge sur les deux architectures expliquer Les ressources à analyser CRessources utilisées sur FPGA Répartition des ressources utilisées Les performances temporelles à analyser sont dans le même rapport de synthèse Vous pouvez analyser le code de l ?