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Td mips 1076 Architecture des Microprocesseurs TD Pipelining égal Un processeur non pipeliné possède un temps de cycle de ns Quels seront les temps de cycle des versions pipelinées du processeur avec un pipeline de et étages si la logique de chemin de don

Architecture des Microprocesseurs TD Pipelining égal Un processeur non pipeliné possède un temps de cycle de ns Quels seront les temps de cycle des versions pipelinées du processeur avec un pipeline de et étages si la logique de chemin de données est répartie de manière égale entre les étages du pipeline on considère que le temps de stabilisation après le passage dans chaque étage est de ns En outre quel est le temps d ? exécution d ? une instruction complète pour chacune des versions pipelinées Pipeline et fréquence d ? horloge Pour le processeur de l ? exercice précédent combien d ? étages de pipeline sont requis pour atteindre un temps de cycle de ns Combien en faut-il pour un temps de cycle de ns Pipelining inégal Supposons qu ? un processeur non pipeliné possède un temps de cycle de ns et que le chemin de données est constitué de modules dont les temps d ? exécution sont respectivement et ns dans cet ordre Il est alors possible de mettre en place un pipeline à étages correspondant à ces modules On suppose que le temps de stabilisation après le passage dans un étage est de ns ?? Quel est le temps de cycle minimal qui peut être atteint en implémentant le pipeline sur ce processeur ?? Si le processeur est divisé en un plus petit nombre d ? étages qui lui permettent toutefois d ? atteindre le temps de cycle de la question précédente quel sera le temps d ? exécution d ? une instruction complète Si le pipeline est limité à deux étages quel est le temps de cycle minimal Le temps de cycle minimal est alors de ns ns ns de stabilisation ?? Quel est alors le temps d ? exécution d ? une instruction complète C Aléas d ? instruction dépendances d ? instructions Soit la séquence suivante en pseudo-assembleur DIV r r r r - r r SUB r r r r - r - r AND r r r r C