Remerciez-le!

Remerciez @Admin pour avoir partagé cet document gratuitement, de la manière la plus simple, en partageant sur les réseaux sociaux.

Travaux pratiques d’électroniques des systèmes embarque TP n ° 1 : FPGA et VHDL

Travaux pratiques d’électroniques des systèmes embarque TP n ° 1 : FPGA et VHDL Réalise par : KECHIDA AMINA CHOUCHANE SALIM Objective: Programmer un FPGA qui fonctionne comme un compteur BCD 0 a 9 en VHDL à l’aide du XILLIN X ISE et l’inplementer dans une carte fpga spartan Le programme : ---------------------------------------------------------------------------------- -- Company: -- Engineer: -- -- Create Date: 03:40:44 09/09/2010 -- Design Name: -- Module Name: ghjk - Behavioral -- Project Name: -- Target Devices: -- Tool versions: -- Description: -- -- Dependencies: -- -- Revision: -- Revision 0.01 - File Created -- Additional Comments: -- ---------------------------------------------------------------------------------- library IEEE; use IEEE.STD_LOGIC_1164.ALL; -- Uncomment the following library declaration if using -- arithmetic functions with Signed or Unsigned values use IEEE.NUMERIC_STD.ALL; use ieee.std_logic_unsigned.all; -- Uncomment the following library declaration if instantiating -- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity ghjk is Port ( clk : in STD_LOGIC; q : out STD_LOGIC_VECTOR (3 downto 0)); end ghjk; architecture Behavioral of ghjk is signal q_bus_int : std_logic_vector(3 downto 0):="0000"; begin process(clk) begin if (clk'event and clk='1') then q_bus_int<=q_bus_int + 1; end if; end process ; q<=q_bus_int; end Behavioral; Remarque : . la mise a zero des sorties du compteur passe par l’instuction : std_logic_vector(3 downto 0):="0000"; En peut remplacer cette instruction par CMP <= “ 0000“car elle correspond a mettre tous les bits du bus a 0 quel que soit le nombre de bits du bus le signal de sortie : Commentaire : Le comportement d’un compteur 4 bits et que sur chaque front mentent quand en incrémente le mentent quand il arrive à 9 il repasse a 0 directement Conclusion : . le déclenchent du procès se fera sur un changement d’état du signal CLOCK . l’incrémentation de la sortie Q se fera sur le Frant montant de l’horloge CLOCK . . L’incrémentation du compteur est réalisée par l’operateur et associe a la valeur 1 . un signal peut prendre comme valeur les états ‘1’ ou ‘0’ et un bus n’importe quelle valeur , du moment qu’elle est écrite entre deux guillemets “0000 “ uploads/Geographie/ tp-1-vhdl.pdf