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CAO – Initiation Layout Cadence 1 http://www.emse.fr/~dutertre/enseignement.htm

CAO – Initiation Layout Cadence 1 http://www.emse.fr/~dutertre/enseignement.html 2009 Initiation au layout de Circuits Intégrés. Les logiciels de CAO de Cadence permettent la conception du jeu de masques permettant la fabrication d’un circuit intégré à partir d’un schéma électrique ( par exemple ). On parle alors de flot de conception. Dans ce TP nous allons parcourir ce flot de conception à partir de la description électrique d’un inverseur jusqu’à la réalisation de son layout. La technologie utilisée est une technologie CMOS ( AMS CMOS 0,35 µm ). I – Etude du layout d’un inverseur. Avant de parcourir le flot de conception nous allons rappeler la structure physique d’un inverseur et la mettre en correspondance avec son layout. Le dessin ci-dessous rappelle la schématique d’un inverseur et présente sa vue en coupe de façon symbolique ( en particulier les dimensions relatives des différents éléments ne sont pas respectées ). in out Gnd Vdd Mp1 Mn1 in out Gnd Vdd Mp1 Mn1 Substrat P ( Psub ) Puit N ( Ntub ) P+ N+ N+ P+ P+ N+ Gnd Vdd in out NMOS PMOS 1 2 1 Contact de polarisation du substrat ( Gnd ) 2 Contact de polarisation du puit ( Vdd ) Cette vue doit vous être familière. Vous retrouvez le substrat ( semi-conducteur de type P ), sur lequel sont "gravés" les NMOS. Un NMOS est constitué de deux diffusions ( semi- conducteur de type N dopé + ), le drain et la source, et d’une grille conductrice ( en polysilicium ) séparée du substrat par un oxyde isolant. La source du NMOS est connectée à la masse ( Gnd ), son drain à la sortie out et sa grille à l’entrée in. Les PMOS sont situé dans un puit en semi-conducteur de type N. Un PMOS est constitué de deux diffusions ( semi-conducteur de type P dopé + ), le drain et la source, et d’une grille 2 CAO – Initiation Layout Cadence conductrice ( en polysilicium ) séparée du substrat par un oxyde isolant. La source du PMOS est connectée à l’alimentation ( Vdd ), son drain à la sortie out et sa grille à l’entrée in. On trouve également un contact de polarisation du substrat ( noté 1 1 1 1 ) en SC de type P+, connecté à la masse, et un contact de polarisation du puit ( noté 2 2 2 2 ), situé dans le puit, en SC de type N+. Vous allez maintenant associer cette vue au layout d’un inverseur. Après vous être connecté à une station ( cf. TP précédent ) placez vous dans votre répertoire de travail et lancez Cadence avec la commande : Ams_cds –tech c35b4 –mode msfb &. ( simulation électrique + édition de layout ) Dans la bibliothèque CORELIB, sélectionnez la cellview INV0 et ouvrez sa vue layout ( double clic ). Deux fenêtres apparaissent alors. La première ( Virtuoso Layout ) contient le layout de l’inverseur ( cf. figure ci-contre à gauche ). La seconde, présentée ci-contre à droite, ( LSW pour Layers and Selection Window ) permet d’en visualiser les différents masques ( ou layers ). Le layout de l’inverseur est ouvert en mode lecture (cf. menu gauche de la fenêtre), pour pouvoir le manipuler plus commodément créez une nouvelle bibliothèque ( TP_layout, par exemple ) et recopiez y le layout de l’inverseur : ( Layout ) → → → → Design → → → → Save As. Fermez la fenêtre et ouvrez le layout que vous venez de sauver. Vous pouvez utiliser des règles ( ou "rulers" ) graduées en µm pour effectuer des mesures sur le layout : ( Layout ) → → → → Window → → → → Create Ruler ou le raccourci clavier [k] ( [K] pour les effacer tous ) CAO – Initiation Layout Cadence 3 http://www.emse.fr/~dutertre/enseignement.html 2009 Un double clic sur le bouton central de la souris permet d’afficher la fiche d’option associée. Dans le cas de cet inverseur la hauteur mesurée du layout est de 13 µm, comme pour l’ensemble des "standards cells" proposées par le fondeur ( cf. annexe 3 ). Visualisation d’un layout avec LSW. Cette fenêtre permet principalement de contrôler la visibilité ( et également la "selectionnabilité" ) des différents layers du layout. Le bouton NV ( None Visible ) permet de rendre invisible l’ensemble des layers à l’exception du layer courant ( celui dont l’étiquette est encadrée d’un trait gras, cf. le NTUB dans la LSW ). Le changement d’affichage est validé par [f] ou [F6] après avoir activé la fenêtre du layout. Par exemple, si vous souhaitez visualiser uniquement le premier niveau de métallisation, vous devez sélectionner l’étiquette MET1 dg par un clic gauche, cliquer sur NV et mettre à jour l’affichage par [F6]. Un clic avec le bouton du milieu sur l’étiquette d’un layer permet de changer sa visibilité. Vous pouvez ainsi sélectionner à volonté les layers affichées. Le bouton AV ( All Visible ) permet de rendre visible à nouveau l’ensemble des layers. Les boutons AS et NS ( All Selectionnable, None Selectionnable ) ont un fonctionnement similaire en ce qui concerne la "sélectionnabilité" des layers. Un clic droit sur l’étiquette d’un layer permet de changer sa "sélectionnabilité". Noms et fonctions des layers "utiles". Les layers permettent la réalisation du jeu de masques utilisé par le fondeur lors des étapes de la fabrication d’un circuit intégré. Elles correspondent à la structure physique du circuit final. ( Virtuoso ) → → → → Design → → → → Summary pour avoir le détail de tous les éléments ( ici les layers ) présents dans un layout donné. Les layers "utiles" dont nous allons nous préoccuper sont les suivants : NTUB dg ( la notation dg correspond à l’anglais drawing, ce sont les seuls layers qui auront une traduction physique lors de la fonte du circuit ) Ce layer indique la localisation du puit N. 4 CAO – Initiation Layout Cadence FIMP dg ( Field Implant ) Layer devant être exactement superposé au NTUB. Il permet de limiter l’apparition de courts-circuits entre les transistors via des structures MOS parasites. DIFF dg Masque définissant les régions de diffusion. NPLUS dg Masque correspondant à un implant de dopant de type N+, superposé à DIFF il permet la création des diffusions de type N+. PPLUS dg Masque correspondant à un implant de dopant de type P+, superposé à DIFF il permet la création des diffusions de type P+. POLY1 dg Layer correspondant au polysilicium de grille. L’intersection de deux layers en POLY1 et en DIFF correspond à la création d’un transistor1. CONT dg Masque correspondant à la création d’un contact métallique entre le premier niveau de métallisation et le polysilicium de grille ou une diffusion. MET1 dg Layer délimitant le premier niveau de métallisation. Il est surtout utilisé pour réaliser les pistes métalliques courtes. MET1 pn La notation pn ( pour pin ) correspond aux broches utiles pour les simulations électriques, elles permettent au logiciels d’idenfier les entrées/sorties. MET2 dg Deuxième niveau de métallisation. MET2 pn Broches du niveau de métal 2. VIA1 dg Masque correspondant à la création d’ un contact métallique ( un via ) entre les niveaux de métallisation MET1 et MET2. Vous ignorerez les autres layers. Vous pouvez maintenant visualiser les différents layers du layout de l’inverseur et les faire correspondre à la vue en coupe de l’inverseur. 1 Cf. annexe 4. CAO – Initiation Layout Cadence 5 http://www.emse.fr/~dutertre/enseignement.html 2009 A titre d’exemple, la figure ci-après reprend le layout d’un NMOS et le décompose en ses différents layers. La taille du transistor est donnée par l’intersection entre la DIFF et le POLY ( ici L=0,35µm et W=3µm ). Vous constaterez également qu’il existe un certain nombres de contraintes sur les dimensions des différents masques, elles sont imposées par le technologie utilisée ( les principales vous sont données dans l’annexe 1 ). Par exemple, l’espacement minimum entre deux contacts est de 0,4 µm. A chaque technologie sont associées des règles de dessin propres, leur respect est vérifié par un logiciel de drc ( Design Rules Check ). II – Edition de layout et simulation post-layout. Dans cette partie vous allez parcourir l’ensemble d’un flot de conception2, partant de la description d’un inverseur en vue schematic jusqu’à sa simulation post-layout. 2.1. Principe. Le schéma suivant décrit l’enchaînement des étapes à suivre pour réaliser et valider une "standard cell" à partir d’un cahier des charges. 2 1 3 4 5 Création vue schematic Création vue layout Extraction et vérification Création vue analog_extracted pour la simulation électrique Simulation 2 Voir annexe 2 également. 6 CAO – Initiation Layout Cadence Cahier des charges : réalisez un inverseur ayant les dimensions suivantes : L=0,35µm Wp=2,4µm et Wn=1,5µm. La première étape consiste à créer les vues schematic et symbol correspondantes et à vérifier leur correction. La deuxième étape consiste à réaliser le layout correspondant et à vérifier le bon respect des règles de dessin ( cf. 2.2 ). uploads/Litterature/ drc-extract-lvs-pour-comprendre-page-8-9-10.pdf