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4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-

4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing 4.1. Configuration minimaliste Communication : Microprocesseur ↑ ↓ Mémoires Périphériques Microprocesseurs Quatre groupes de signaux : • Groupe 1 → signaux d’adresse • Groupe 2 → signaux de donnée • Groupe 3 → signaux de contrôle et d’état • Groupe 4 → lignes d’alimentation et signal horloge ROM RAM PERIPHERIQUE PERIPHERIQUE LOGIQUE DECODAGE CLOCK MICROPROCESSEUR BUS D'ADRESSE BUS DE DONNEE BUS DE CONTROLE 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing 4.2. MOTOROLA 68000 Nombre de broches : 64 Signaux d’adresse : A1-A23 Signaux de donnée : D0-D15 Lignes d’alimentation et signal horloge : Vcc, GND CLK (4MHz, 6MHz, 8MHz) Signaux de contrôle et d’état : /AS, R/W /UDS, /LDS, /DTACK E, /VMA, /VPA /BR, /BG, /BGACK /IPL0, /IPL1, /IPL2 /FC0, /FC1, /FC2 /BERR, /RESET, /HALT 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing 4.3. Echanges de données avec les circuits mémoire ou périphérique 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing Bus d’adresse (24 bits) • (A0)-A1-A23 (A0 signal interne) • Spécifie l’emplacement de la lecture ou de l’écriture • Espace addressable : 224 = 16 Moctets • Le signal A0 est interne et utilisé pour piloter les signaux /UDS et /LDS • Sortie à trois états → un autre circuit peut prendre le contrôle du bus • Fonctionne différemment durant la prise en charge d’une interruption Bus de donnée (16 bits) • D0-D15 • Pour le transfert des données vers les circuits mémoire et périphérique ou en provenance de ceux-ci • Lignes bidirectionnelles. Elles sont positionnées : • En entrée durant un cycle CPU de lecture • En sortie durant un cycle CPU d’écriture • La totalité des lignes est utilisée lors d’une opération sur un mot • La moitié des lignes est utilisée lors d’une opération sur un octet (D0-D7 ou D8-D15) • Durant une interruption vectorisée, le vecteur d’interruption est placé sur les lignes D0- D07 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing CS A1-A23 A0-A22 A0-A22 8 Moctets adresse impaire (LSB) 8 Moctets adresse paire (MSB) R/W OE OE LDS UDS + + AS WE WE + + CS D0-D7 D0-D7 D0-D7 D8-D15 Format de transfert des données Transfert en format mot (16 bits) ou octet (8 bits) Espace d’adressage du 68000 → 224 = 16 777 216 adresses distinctes / transfert en format octet Bus de donnée : 16 bits | | → 223 = 8 388 608 adresses distinctes Bus d’adresse : 23 bits | / transfert en format mot (2 octets) 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing Echanges synchrone et asynchrone 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing Echange asynchrone Lorsque qu’un cycle de bus est initié par le CPU pour une écriture ou une lecture, il ne sera achevé que lorsque ce dernier aura reçu une réponse de la mémoire ou du périphérique. Cette réponse est un signal d’acquiescement qui indique au CPU que le cycle de bus actuel est complété. La séquence des opérations est appelée poignée de mains (handshake) Définitions Cycle horloge (cc) → 1 période du signal horloge Etat du bus (Sn) → ½ période du signal horloge Cycle de bus → temps pour accomplir une lecture ou écriture Cycle d’instruction → temps pour lire, décoder et exécuter une instruction S2 S1 S0 S7 S6 S5 S4 S3 S2 S1 S0 CC BUS CYCLE 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing Signaux mis en œuvre /AS (Address Strobe) • sortie • affirmé pour indiquer qu’une adresse valide est placée sur le bus d’adresse /UDS (Upper Data Strobe) and /LDS (Lower Data Strobe) • sortie à 3 états • détermine le format (taille) de la donnée échangée : • en format mot → /UDS = /LDS = 0 (adresse paire) • en format octet → /LDS = 0 et /UDS = 1 (adresse impaire – lignes D0-D7 utilisées) /LDS = 1 et /UDS = 0 (adresse paire – lignes D80-D15 utilisées) 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing /DTACK (Data Transfer ACKnowledge) • entrée (le seul signal de contrôle en entrée) • signal de poignée de mains (handshake) généré par le circuit adressé • wait states • le CPU attend jusqu’à ce que /DTACK soit affirmé : • cycle de lecture : la donnée sur le bus est mémorisé lorsque /DTACK est affirmé • cycle d’écriture : la donnée est maintenue sur le bus tant que /DTACK n’est pas affirmé R/W (Read/Write) • sortie à 3 états • spécifie la nature du cycle de bus • R/W = 1 → lecture • R/W = 0 → écriture • pour éviter une écriture intempestive, le CPU place R/W à 1 lorsqu’il réalise une opération interne • placé à l’état haute impédance lorsque le CPU rend la main au niveau du bus mémoire 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing Principe du transfert asynchrone • le CPU place l’adresse sur le bus et affirme /AS pour signaler aux mémoires et périphériques qu’une adresse valide est disponible sur le bus • la mémoire ou le périphérique (adressé) affirme /DTACK pour informer le CPU : • lors d’une opération de lecture qu’une donnée valide est positionnée sur le bus • lors d’une opération d’écriture que la donnée a été écrite avec succès dans la mémoire ou le périphérique Un accès mémoire occupe au minimum 8 états horloge (S0 à S7) L’opération asynchrone fonctionne également avec des circuits (lents) ayant avec un long temps d’accès. Dans ce cas des états d’attente (wait state) sont insérés dans le cycle de bus 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing Chronogrammes des accès en lecture 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing Chronogrammes des accès en écriture 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing Séquencement des opérations pour un accès en lecture 68000 Peripheral Device address 1) Set R/W pin to read mode 2) Place code function into FC0- FC2 3) Place address into A1-A23 4) Activate /AS 5) Activate /UDS and /LDS Output data 1) Decode address 2) Place data into D0-D15 3) Activate /DTACK Terminate data transfer 1) Accept data 2) Deactivate /UDS and /LDS 3) Deactivate /AS Terminate cycle 1) Disable data 2) Deactivate /DTACK Initiate next cycle 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing Décomposition dans le temps de la séquence STATE 0 The read cycle starts in state 0 (S0). The processor places valid function codes on FC0–FC2 and drives R/W high to identify a read cycle. STATE 1 Entering state 1 (S1), the processor drives a valid address on the address bus. STATE 2 On the rising edge of state 2 (S2), the processor asserts /AS and /LDS, and/or /UDS. STATE 3 During state 3 (S3), no bus signals are altered. STATE 4 During state 4 (S4), the processor waits for a cycle termination signal (/DTACK or /BERR) or /VPA, an M6800 peripheral signal. When /VPA is asserted during S4, the cycle becomes a peripheral cycle. If neither termination signal is asserted before the falling edge at the end of S4, the processor inserts wait states (full clock cycles) until either /DTACK or /BERR is asserted. 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing STATE 5 During state 5 (S5), no bus signals are altered. STATE 6 During state 6 (S6), data from the device is driven onto the data bus. STATE 7 On the falling edge of the clock entering state 7 (S7), the processor latches data from the addressed device and negates /AS and /LDS, and /UDS. At the rising edge of S7, the processor places the address bus in the high impedance state. The device negates /DTACK or /BERR at this time. NOTE : During an active bus cycle, VPA and BERR are sampled on every falling edge of the clock beginning with S4, and data is latched on the falling edge of S6 during a read cycle. The bus cycle terminates in S7, except when BERR is asserted in the absence of DTACK. In that case, the bus cycle terminates one clock cycle later in S9. 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing Accès en lecture - Commentaires des chronogrammes 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing Accès en lecture – Insertion d’états d’attente (wait state) 4. MICROPROCESSEUR 68000 (MATERIEL) – SIGNAUX D’ECHANGES Microprocesseurs 2010-2011 R. .K. Ing Séquencement des opérations pour un accès en écriture 68000 Peripheral Device address 1) Place code function into FC0- FC2 2) Place address into A1-A23 3) Activate /AS 4) Activate write pin (R/W) 5) Place data into D0-D15 6) Activate /UDS and /LDS Output data 1) Decode address 2) Accept data uploads/Litterature/ microprocesseur68000-hardware-signaux.pdf