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Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch

Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 1 - Plan n Ch1 - Historique n Ch2 - Quelques généralités sur les architectures n Ch3 - Structure d’un micro système n Ch4 - Le microprocesseur 68000, partie matérielle n Ch5 - Le microprocesseur 68000, partie logicielle n Ch6 - Du langage C à l’assembleur 68000 n Ch7 - Les unités d’échanges Copyright © F. Muller 2001, 2002 Ch4 - 2 - Le Microprocesseur 68000 Partie Matérielle n Caractéristiques Matérielles n Évolution de ces microprocesseurs Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 3 - Avantages des Microprocesseurs 16/32 bits n Caractéristiques générales n Symétrie du jeu d‘instructions n Nombre important de registres généraux n Instruction très proche du langage de haut-niveau n Extension des opérations de calcul (coprocesseur) n Augmentation importante de la capacité d’adressage n Possibilité d’architecture multi-processeurs n Possibilité d’une gestion multi-tâches, mémoire virtuelle n Amélioration de la sûreté de fonctionnement n Performance des processeurs n Vitesse de l’horloge du CPU, cycle de lecture et d’écriture n MIPS (Million d’Instructions Par Secondes) Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 4 - Caractéristiques Matérielles du 68000 Plan n Les Entrées/Sorties du 68000 n Le Signal Horloge n Contrôle du bus en mode asynchrone n Contrôle du bus en mode synchrone n Partage de bus n État du processeur n Contrôle des Erreurs de bus n Les interruptions Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 5 - Les Entrées/Sorties du 68000 MC68000 FC0 FC1 FC2 État du processeur E Contrôle de bus en mode synchrone (périphériques M6800) Contrôle du système BERR VMA VPA HALT RESET Vcc Gnd Clk Alimentation Horloge Bus d’adresses Bus de données A23-A1 D15-D0 AS R/W UDS LDS DTACK BR BG BGACK IPL0 IPL1 IPL2 Contrôle de bus en mode asynchrone Contrôle pour l’attribution de bus Contrôle des interruptions Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 6 - Le contrôle du bus en mode asynchrone (1) n Un échange asynchrone signifie que toute demande doit être confirmée par le circuit externe n Signaux (actif sur niveau bas) n AS : Validation du bus d’adresse (Address Strobe) n Ce signal indique qu’il y a une adresse valide sur le bus n R/W : Lecture/Écriture (Read/Write) n Ce signal définit le type de transfert sur le bus de données n UDS, LDS : Validation de la donnée supérieure, inférieure (Upper, Lower Data Strobe) n Ces signaux sont générés par le microprocesseur en fonction du type de données à transférer et du bit d’adresse A0. n DTACK : Accusé de réception du transfert de données (Data Transfer ACKnowledge) n Ce signal apporte au microprocesseur l’information suivante: n En lecture: les données à lire sont disponibles sur le bus n En Écriture: les données ont été prises en compte par le circuit externe Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 7 - Le contrôle du bus en mode asynchrone (2) n Organisation de la mémoire Octet adresse $0000001 Octet adresse $0000000 Bit 15 Bit 8 Bit 7 Bit 0 Octet adresse $0000003 Octet adresse $0000002 Octet adresse $0000005 Octet adresse $0000004 Octet adresse $FFFFFFF Octet adresse $FFFFFFE Mot adresse $0000002 Mot adresse $0000004 Mot adresse $FFFFFFE Mot adresse $0000000 Mémoire Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 8 - Le contrôle du bus en mode asynchrone (3) n Les combinaisons des signaux UDS, LDS et R/W Écriture d’un octet pair recopie bits 15-8 Valides bits 15-8 L H L Écriture d’un octet impair valides bits 7-0 recopie bits 7-0 L L H Écriture d’un mot valides bits 7-0 valides bits 15-8 L L L Lecture d’un octet pair non valides valides bits 15-8 H H L Lecture d’un octet impair valides bits 7-0 non valides H L H Lecture d’un mot valides bits 7-0 valides bits 15-8 H L L - non valides non valides - H H Opération D7-D0 D15-D8 R/W LDS UDS Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 9 - Le contrôle du bus en mode asynchrone (4) n Les combinaisons des signaux UDS, LDS et R/W n Exemple d’architecture pour l’adressage mémoire MC68000 Mémoire IMPAIRE Mémoire PAIRE A23-A1 D15-D0 R/W LDS UDS CS CS D7-D0 D15-D8 Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 10 - Le contrôle du bus en mode asynchrone (5) n Chronogramme du cycle de lecture d’un mot CLK R/W FC2-FC0 A23-A1 AS UDS LDS DTACK D15-D0 S0 S1 S2 S3 S4 S5 S6 S7 S0 Données valides Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 11 - Le contrôle du bus en mode asynchrone (6) n Chronogramme du cycle d’écriture d’un octet impair CLK R/W FC2-FC0 A23-A1 AS UDS LDS DTACK D15-D0 S0 S1 S2 S3 S4 S5 S6 S7 S0 donnée mise sur le bus donnée prise en compte Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 12 - État du Processeur (1) n L’état du processeur est indiqué par les Codes Fonction FC0, FC1 et FC2 (Function Code) n Modes n Ces modes dépendent du bit S du registre d’état n Mode superviseur, S = 1 (système non restreint) n Mode utilisateur, S = 0 (système restreint) n États n État Programme n Code opérande n Mot d’extension n État Données n Recherche d’une donnée en mémoire Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 13 - État du Processeur (2) n Combinaison des signaux FC2-FC0 Reconnaissance d’interruption H H H Programme superviseur L H H Données superviseur H L H Réservé L L H Réservé H H L Programme utilisateur L H L Données utilisateur H L L Réservé L L L Type de Cycle FC0 FC1 FC2 Exemple: Exemple: Initialisée la case mémoire de l’adresse $F2004 avec la valeur 736 MOVE #736, $F2004 Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 14 - État du Processeur (3) n Utilité des Codes Fonctions n Contrôle d’accès à la mémoire n Reconnaissance d’interruption Exemple de contrôle d’accès mémoire Exemple de contrôle d’accès mémoire Mémoire Superviseur $000000 $7FFFFF Mémoire Utilisateur $800000 $FFFFFF Plan mémoire 68000 NAND NOT NAND NAND Mémoire Superviseur Mémoire Utilisateur CS2 CS1 CS2 CS1 AS A23 FC2 0 Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 15 - Exceptions – Principes (1) n Le processeur se trouve soit dans l’état : n Normal n Exécution des instructions traditionnelles, c’est à dire qui ne génère pas de génération d’interruption ou de procédure d’exception n Exception n Condition exceptionnelle qui, lorsqu’elle est prise en compte par le processeur, va provoquer l’exécution d’une procédure déterminée n Arrêté n Indication d’une défaillance matérielle catastrophique n Le processeur fonctionne dans deux modes n Superviseur (S = 1) n Toutes les instructions peuvent être utilisées n Utilisateur (S = 0) n Restriction du jeu d’instruction (RESET, STOP, modification de SR) Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 16 - Exceptions – Principes (2) n Qu’est ce qu’un vecteur d’exception ? n Informations contenues en mémoire qui permettent au processeur d’aller exécuter le sous-programme de l’exception n Ces informations sont situées dans la zone mémoire utilisateur, SAUF le vecteur d’exception RESET (zone Superviseur) $000000 $0003FF Table d’exception Mémoire $FFFFFF Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 17 - Exceptions – Principes (3) n Format d’un vecteur d’exception n Chaque vecteur d’exception a une longueur de 4 octets (une adresse est codée sur 32 bits), SAUF le vecteur RESET (8 octets) n A un numéro de vecteur correspond une adresse physique Numéro de vecteur = 2 Adresse physique = $008 Exemple: Exception BERR (bus erreur) Exemple: Exception BERR (bus erreur) x 4 octets $008 0 1 2 3 adresse du sous-programme d’exception Mémoire 4 octets Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 18 - Exceptions – Principes (4) n Qui génère les numéros de vecteurs d’exception ? n Le microprocesseur n Génération d’un numéro interne suivant l’exception n Exemple n BERR (bus erreur), vecteur 2 n Division par zéro, vecteur 5 n Un circuit externe n Le périphérique fournit au processeur un numéro de vecteur de 8 bits sur le bus de données (D7-D0) n Cas des interruptions Circuit externe Bus de données Microprocesseur interruption BERR Gestion Exception Autres Bus Le microprocesseur 68000, partie matérielle Copyright © F. Muller 2001, 2002 Ch4 - 19 - Exceptions – Principes (6) n Table des vecteurs d’exception (vecteurs 0 à 14) Réservée $030 48 12 – 14 Émulateur ligne 1111 $02C 44 11 Émulateur ligne 1010 $028 40 10 Trace $024 36 9 Violation de privilège $020 32 8 Instruction TRAPV $01C 28 7 Instruction uploads/Management/ ch4-micro68000materiel.pdf