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Acia 6850 Etude de l ? interface série asynchrone A C I A I- Généralités A C I A Asynchronous communication interface adapter Adaptateur pour la communication asynchrone Appartient à la famille des U A R T Ce circuit programmable permet la communication s

Etude de l ? interface série asynchrone A C I A I- Généralités A C I A Asynchronous communication interface adapter Adaptateur pour la communication asynchrone Appartient à la famille des U A R T Ce circuit programmable permet la communication série asynchrone selon la procédure STARTSTOP Procédure très utilisée pour de faibles débits d ? informations - bits seconde vitesse de travail de bon nombre de périphériques Format du mot Il comprend entre et bits l ? ensemble étant précédé d ? un bit de start et suivi de ou ou bits de stop Le bit de start est synchronisé sur une horloge mais la suite des caractères est asynchrone Illustration Le circuit travaille en parallèle bus données bits coté microprocesseur et en série coté périphérique télétype clavier imprimante Modem etc Les niveaux logiques délivrés par l ? ACIA sont compatibles TTL Pour con ?gurer les signaux au standard RS - C il est nécessaire d ? adjoindre des circuits de conversion de niveaux TTL ?R et RS ?TTL Il faut distinguer les niveaux fournis par l ? ACIA TTL logique positive et ceux délivrés par la ligne Illustration ACIA FST SETTET BENABDESSELAM GI CGénéralement les infos sont véhiculées dans le code ASCII ?? soit par boucle de courant recommandé pour les milieux fortement perturbés Niveau circuit ouvert Niveau mA ?? soit par liaison RS Kbits RS Kbits RS mégabits Niveau - V Niveau V Schéma Présentation de l ? ACIA Remarque il n ? y a pas d ? entrée Reset Ce circuit intègre ?? un émetteur de données asynchrone ?? un récepteur de données asynchrone ?? une logique de commande Modem ?? des entrées d ? horloge séparées pour l ? émission et la réception L ? émission et la réception peuvent fonctionner simultanément full-duplex et avec des vitesses di ?érentes Ce circuit comprend quatre registres internes ?? registre de transmission ?? registre de réception ?? registre de contrôle ?? registre d'état ACIA FST SETTET BENABDESSELAM GI COrganisation externe Ce circuit possède broches Coté microprocesseur Etude matérielle ?? Le bus des données d d Assure l ? échange des données entre le microprocesseur et l ? ACIA Lorsque le bo? tier n ? est pas sélectionné ces lignes bidirectionnelles sont en haute impédance ?? Le bus des adresses CSO CS ET CS Chip Select Ces lignes sont reliées via le décodeur au bus des adresses du microprocesseur pour sélectionner le bo? tier la sélection est validée lorsque la combinaison est RS Register select Cette entrée permet de sélectionner les registres internes octets mémoire Elle est utilisée conjointement avec la ligne R W de sorte que l ? on puisse choisir un registre parmi les disponibles Voir tableau récapitulatif ?? Le bus de contrôle La ligne E Signal d ? activation des échanges La ligne R W ligne de contrôle du transfert des données avec le microprocesseur R W seuls les bu ?ers de sorties sont activés possibilité de lire un registre R W O seuls les bu