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Etude de l’interface série asynchrone A.C.I.A. 6850 I- Généralités A.C.I.A. : A

Etude de l’interface série asynchrone A.C.I.A. 6850 I- Généralités A.C.I.A. : Asynchronous communication interface adapter. Adaptateur pour la communication asynchrone. Appartient à la famille des U.A.R.T. Ce circuit programmable permet la communication série asynchrone selon la procédure START- STOP. Procédure très utilisée pour de faibles débits d’informations (50 ->19 200 bits/seconde : vitesse de travail de bon nombre de périphériques). Format du mot : Il comprend entre 5 et 8 bits, l’ensemble étant précédé d’un bit de start et suivi de 1 ou 1,5 ou 2 bits de stop. Le bit de start est synchronisé sur une horloge mais la suite des caractères est asynchrone. Illustration : Le circuit travaille en parallèle (bus données 8 bits) coté microprocesseur et en série coté périphérique (télétype, clavier, imprimante, Modem, etc... Les niveaux logiques délivrés par l’ACIA sont compatibles TTL. Pour configurer les signaux au standard RS-232C, il est nécessaire d’adjoindre des circuits, de conversion de niveaux (TTL→R232), et (RS232→TTL). Il faut distinguer les niveaux fournis par l’ACIA : TTL (logique positive) et ceux délivrés par la ligne. Illustration : ACIA 6850 FST SETTET BENABDESSELAM GI 1/11 Généralement, les infos sont véhiculées, dans le code ASCII, ⇒soit par boucle de courant recommandé pour les milieux fortement perturbés : Niveau 0 : circuit ouvert Niveau 1 : 20 mA ⇒soit par liaison RS 232 (20Kbits) RS 423 (100 Kbits) RS 422 (10 mégabits) Niveau 1 : -12V Niveau 0 : +12V Présentation de l’ACIA 6850 Schéma : Remarque : il n’y a pas d’entrée Reset. Ce circuit intègre : ⇒ un émetteur de données asynchrone ⇒ un récepteur de données asynchrone ⇒ une logique de commande Modem ⇒ des entrées d’horloge séparées pour l’émission et la réception. L’émission et la réception peuvent fonctionner simultanément (full-duplex) et avec des vitesses différentes. Ce circuit comprend quatre registres internes : ⇒1 registre de transmission ⇒1 registre de réception. ⇒1 registre de contrôle ⇒1 registre d'état ACIA 6850 FST SETTET BENABDESSELAM GI 2/11 Etude matérielle Organisation externe : Ce circuit possède 24 broches. Coté microprocesseur : ⇒Le bus des données : d0 ... d7 Assure l’échange des données entre le microprocesseur et l’ACIA. Lorsque le boîtier n’est pas sélectionné ces lignes bidirectionnelles sont en haute impédance. ⇒Le bus des adresses : CSO, CS1 ET /CS2 (Chip Select) Ces 3 lignes sont reliées via le décodeur au bus des adresses du microprocesseur pour sélectionner le boîtier, la sélection est validée lorsque la combinaison est : (110) RS (Register select) Cette entrée permet de sélectionner les registres internes (2 octets mémoire). Elle est utilisée conjointement avec la ligne R/W de sorte que l’on puisse choisir un registre parmi les 4 disponibles. (Voir tableau récapitulatif). ⇒Le bus de contrôle : La ligne E : Signal d’activation des échanges. La ligne R/W : ligne de contrôle du transfert des données avec le microprocesseur. R/W = 1 ; seuls les buffers de sorties sont activés (possibilité de lire un registre). R/W = O ; seuls les buffers d’entrée sont activés (possibilité d’écriture dans un registre) Cette ligne est utilisée également comme ligne supplémentaire pour l’adressage des registres internes (Voir tableau récapitulatif). On remarque l’absence de la ligne RESET - Ce qui signifie que l’initialisation se fait par soft. IRQ (Interrupt request) Ligne de sortie a drain ouvert (pas de R de rappel) active sur un niveau bas - reliée aux entrées des interruptions du microprocesseur ou au PIC (6828 : priority interrupt control). Coté extérieur 1- Les lignes "horloge" Txclk : horloge de transmission Sert de synchronisation (référence) pour la transmission des données sur la ligne Txdata. Le registre de décalage concernant la transmission est synchronisé sur un front descendant de ce signal. Rxclk : horloge de réception Sert de synchronisation pour la réception des données sur la ligne Rxdata. Le registre de décalage (chargement et décalage), spécifique à la réception, est piloté par un front montant de ce signal. ACIA 6850 FST SETTET BENABDESSELAM GI 3/11 Les vitesses de transmission et réception peuvent varier de O à 500 Kbits/s. Il y a possibilité de diviser ces deux horloges par 16 ou 64. 2- Les lignes de contrôle d’un périphérique type modem. a- Ligne CTS (Clear To send) Entrée permettant de savoir si le modem est prêt à recevoir des infos. Un niveau bas signifie que le modem est prêt. Un niveau haut signifie que le modem est absent (ou non prêt). Influence sur le bit (TDRE) du SR Remarque : S’il n’y a pas de modem (ou autre) mettre toujours cette entrée au niveau bas. b- Ligne DCD (Data carrier detect) Détection de porteuse ou perte de la porteuse. Entrée permettant de savoir si la porteuse au niveau du modem est présente. Une absence de celle-ci inhibe la réception, cela se traduit par un niveau haut sur cette entrée (défaut sur la ligne !) Un niveau bas signifie une présence de la porteuse au niveau du modem, état normal. Remarque : non utilisée, elle doit être toujours au niveau bas ! Cette entrée peut générer une interruption IRQ, si CR7 = 1 et si un front montant est apparu sur DCD. c- La sortie RTS (Request To Send) Demande d’émission. Cette sortie permet de solliciter le modem (ou autre) pour une transmission par le microprocesseur (émission demandée par le microprocesseur). L’état de cette sortie dépend du mot écrit dans le CR. La demande d’émission se traduit par RTS au niveau bas. Exemples d'utilisation : a- Modem commandé par un ACIA b- Liaison Acia - Acia ACIA 6850 FST SETTET BENABDESSELAM GI 4/11 Organisation interne : ⇒le TDR (Transmit Data Register) Registre de transmission dans lequel on place le mot (8 bits) à transmettre. L’écriture du mot a lieu sur le front descendant de E. Fonctionnement : Si pas de transmission en cours, alors le contenu du TDR est transféré dans le registre à décalage automatiquement après une instruction d’écriture. Si par contre, un caractère est en cours de transmission, le transfert TDR dans le registre à décalage est différé que l'opération de décalage est en cours (b0 en 1er) Grâce au double registre, le caractère suivant peut-être écrit dans TDR même si le caractère précédent est encore en cours de transmission dans le registre à décalage. Dès que le transfert a lieu, un bit du registre d’état est positionné à "1" (voir registre SR) ⇒Le RDR (Receive Data Register) Registre de réception dans lequel on reçoit le mot (8 bits) en provenance du périphérique. Fonctionnement : Quand un caractère complet est reçu, il est automatiquement transféré du registre de décalage de réception dans le RDR. A ce moment là, un bit dans le registre d’état est positionné à "1". Le caractère peut alors être lu par le microprocesseur. Tant que le bit dans le registre d’état est à 1, le transfert automatique est suspendu ! Du fait du double registre, la lecture peut-être différée tant que la réception du mot suivant n’est pas terminé. C’est le bit b0 de la donnée qui est reçu en 1er. ⇒Le registre d’état SR (Status Register) Permet au microprocesseur de connaître à tout instant l’état d’une transmission ou d’une réception. ⇒Le registre de contrôle CR (Control Register) Permet de configurer le circuit en adéquation avec le périphérique. Reçoit les paramètres de fonctionnement sous forme d’un mot de contrôle (8 bits) écrit sur le front descendant de E - aussi bien pour la transmission que la réception. Remarque : Ces registres ont la particularité d'être soit en écriture (CR) soit en lecture (SR) uniquement. Etant donné que l'ACIA est vu par le microprocesseur comme deux cases mémoires, le complément du décodage est réalisé par la ligne R/W barre. Les combinaisons entre RS et R/W permettent de sélectionner l'ensemble des registres selon le schéma suivant : ACIA 6850 FST SETTET BENABDESSELAM GI 5/11 Tableau récapitulatif (avec A0=RS) : Illustrations : Présentation du registre de contrôle  CR0 et CR1 : Déterminent le rapport de division sur les signaux d’entrée Rxclk et Txclk. La combinaison (11) génère un reset logiciel (Master reset) indispensable avant toute programmation du CR. Le Master reset : initialisation locale (propre à l'ACIA) Conséquences : Remise à 0 du SR excepté les bits liés aux conditions externes : Initialise le TDR et RDR (contenu nul) Aucune modification néanmoins des autres bits du CR.  CR2, CR3 et CR4 : Choix du format de l’octet à transmettre où à recevoir conformément au tableau ci-joint. Remarques : On a la possibilité d’insérer un bit de parité. Si l'on a choisi une parité paire, le nombre total de bits au niveau haut, y compris le bit de parité, doit être pair. Si l'on a choisi une parité dite impaire, le nombre total de bits au niveau haut, y compris le bit d'imparité, doit être impair. Une erreur de parité est signalée si au cours de la transmission un parasite fait apparaître ou disparaître un bit au niveau haut. Une erreur de format est signalée si le bit de stop n’existe pas. ACIA 6850 FST SETTET BENABDESSELAM GI 6/11 uploads/Management/ acia-6850.pdf