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Ayat nabil se devoir AYAT Nabil GECSI DEVOIR Non Surveillé Partie I Etude de fonctionnement Quel est le rôle de l ? ensemble constitué de AIG AIG AIG AIG et DEC Pour AIGi permet à la sortie Y soit de prend la valeur de l ? entré X si C soit de mettre en h

AYAT Nabil GECSI DEVOIR Non Surveillé Partie I Etude de fonctionnement Quel est le rôle de l ? ensemble constitué de AIG AIG AIG AIG et DEC Pour AIGi permet à la sortie Y soit de prend la valeur de l ? entré X si C soit de mettre en haute impédance HZ la sortie Y du bloc si son bit de commande c Pour DEC ? est un décodeur parmi reçoit un nombre N codé sur bits et fourni une sortie active à ? parmi les quatre sorties Donc Le Rôle de l ? ensemble du bloc constitué par AIG AIG AIG AIG et DEC ? Sont des modules de communication qui permet la communication entre les données à traiter et le module de traitement UAL Quel est le rôle du signal Rout Route permet de sélectionner la sortie ?nale qui est soit AIG soit AIG La sortie ?nale est AIG s ? il est à dans ce cas l ? interrupteur AIG se ferme et la sortie de LURL vers l ? accumulateur ACC La sortie ?nale est AIG s ? il est à dans ce cas l ? interrupteur AIG se ferme et la sortie de LURL vers le registre REC Donner un bref aperçu sur le fonctionnement de l ? ensemble et en déduire un exemple d ? application Renforcer votre réponse avec un schéma explicatif Le système permet de réaliser des opérations arithmétiques entre deux entrés de bits OP et l ? un des entres de R a R selon le choix de DEC Apres que l ? opération est faite par l ? UAL le résultat présent sur sa sortie est envoyé soit vers un accumulateur si AGi est actionne ou vers un registre REG si AGi est actionne Partie II Programmation VHDL Compléter le schéma fourni sur le document à remettre C Ecrire le programme VHDL de ProcessingUnit Entity aigi is Port X in stdlogicvector downto C in stdlogic Y out stdlogicvector downto End aigi Architecture straigi of aigi is Begin Y x when c ? ? else ?? ? End straigi Entity dec is Port N in stdlogicvector downto Y out stdlogicvector downto End dec Architecture strdec of dec is Begin Y ?? ? when n else C ? ? when n else ?? ? when n else ?? ? when n End strdec Entity alu is Port A B in stdlogicvector downto F in stdlogicvector downto R out stdlogicvector downto End alu Archticturestralu of alu is Begin --The same implementation described in End stralu Entity Processingunit is Port instr in stdlogicvector downto R R R R OP in stdlogicvector downto numIn in stdlogicvector downto Rout in stdlogic Reg Acc out stdlogicvector downto End Processingunit Architecture str Processing unit is Component aigi CPort x in stdlogicvector downto c in stdlogic Y out stdlogicvector downto End Component Component dec Port n in stdlogicvector downto Y out stdlogicvector downto End Component Component alu Port a b f in stdlogicvector downto m in stdlogic r