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Correction de l’examen en Architecture des Ordinateurs A.U 2017-2018 Exercice 1

Correction de l’examen en Architecture des Ordinateurs A.U 2017-2018 Exercice 1 : 2pts= 8*0.25 Schéma : Registre d’adresse, Registre de données, Registre d’instructions, Décodeur, Séquenceur (bloc logique de commandes), Compteur Ordinal, Accumulateur, Registre d’état Exercice 2: 3.5pts= 0.5+ 1 + 1 +1 Schéma : Registre d’adresse, Registre de données, Registre d’instructions, Décodeur, Séquenceur (bloc logique de commandes), Compteur Ordinal, Accumulateur, Registre d’état 1) Quel est le CPI (Cycles Par Instruction) de ce microprocesseur ? CPI = Nombre de cycles machine pour le cycle de recherche + Nombre de cycle machine pour le cycle d’exécution = 2 +2 = 4 0.5 pt 2) Quelle est la puissance de ce microprocesseur (MIPS)? MIPS = F / CPI 0.25 pt = 2 * 103 0.25 pt /4 = 1000 0.5 pt 3) Quelle est la durée d’un cycle machine (période) en nanosecondes ? Durée d’un cycle machine = 1/F 0.25 pt = 1 / 2 * 109 0.25 pt = 0.5 10-9 s = 0.5ns 0.5 pt 4) Est-ce que ce microprocesseur a une architecture CISC ou RISC ? Pourquoi ? C’est une architecture CISC 0.5 pt car le CPI >1 0.5 pt Exercice 3: 7 pts= 0.25 + 1 + 0.75 +1 + 0.25 + 1 + 1 + 0.75 +1 1) Quelle est la taille du code opération ? D’après l’énoncé, la taille du code opération = 8 bits 0.25 pt 2) Quelle est la taille du code opérande ? Taille code opérande = Taille instruction (fixe) – taille instruction 0.5 pt = 32 – 8 = 24 bits 0.5 pt 3) Quelle est la taille du jeu d’instructions de ce microprocesseur ? Taille du jeu d’instruction = 2taille code opération 0.25 pt = 28 =256 0.5 pt 4) Quel est le contenu du registre d’adresse ? On est en phase de recherche de l’instruction  le registre d’adresse contient l’adresse de l’instruction 0.5 pt = C5B42 0.5 pt 5) Vers quelle unité (commande ou traitement) sera dirigée l’information recherchée en mémoire centrale ? Vers l’unité de commande 0.25 pt Corrigé de l’examen en Architecture des Ordinateurs (A.U 2017-2018) 1 On suppose maintenant, que l’instruction est en phase d’exécution. 6) Quelle est la taille et le contenu du registre d’instruction ? Le registre d’instruction contient l’instruction en cours d’exécution  Taille registre d’instruction = Taille instruction 0.25 pt = 32 bits 0.25 pt Contenu instruction = 1100 1101 0011 1000 0110 1110 1001 1011 0.5 pt 7) Quel est le contenu du compteur ordinal ? Le compteur ordinal contient l’adresse de la prochaine instruction. Comme l’instruction en cours a une longueur de 2 mots et que ce n’est pas une opération de branchement : 0.5 pt explication Contenu CO = @instruction en cours + 2 = C5B42 + 2 = C5B44 0.5 pt 8) Où est placée l’opérande pour cette instruction ? En déduire le mode d’adressage correspondant à cette instruction ? L’opérande est placée dans le code opérande de cette instruction 0.25 pt, il s’agit donc d’un adressage immédiat. 0.5 pt 9) Est-ce que ce microprocesseur a une architecture CISC ou RISC ? Pourquoi ? Ce microprocesseur a une architecture RISC 0.5 pt car le format et la longueur de l’instruction sont fixes. 0.5 pt Exercice 4: 4.5 pts= 0.5 + 1 + 1 + 1 + 0.5 +0.5 1) Quel est le nombre d’étages de ce pipeline ? D’après le schéma, une instruction s’exécute en 6 étapes, donc, le pipeline contient 6 étages 0.5 pt 2) Tracez, sur la feuille fournie en annexe, le schéma d’exécution de ces 3 instructions en pipeline. 1 pt Corrigé de l’examen en Architecture des Ordinateurs (A.U 2017-2018) 2 3) Déterminez le gain en performance obtenu par le pipeline pour l’exécution de ces 3 instructions Gain = k * n / k + n – 1 0.5 pt = 6 * 3 / (6+ 3-1) = 18 /8 = 2.25 0.5 pt 4) Pour le même nombre de cycles machine nécessaire pour exécuter 3 instructions séquentiellement selon le modèle classique, combien d’instructions en pipeline auraient-elles pu être exécutées ? Nombre de cycles machines nécessaires pour l’exécution en modèle classique : Nb instructions (n)* nb étages (k) = 6 * 3 = 18 Nombre de cycles machines nécessaires pour l’exécution en modèle pipeliné : k + n - 1 Nombre d’instructions qui auront pu être exécutées : n = 18 – (k -1) = 18 – 6 +1=13 0.5 pt explication + 0.5pt résultat 5) Mentionnez un problème pouvant dégrader la performance du pipeline. 0.5 pt La performance peut être dégradée dans le cas : - un aléa de donnée - Aléa structurel - Aléa de contrôle - Durée des étages non équivalente 6) Mentionnez une solution autre que le modèle en pipeline qui permettrait de paralléliser l’exécution des instructions. Adopter une architecture multicoeur 0.5 pt Corrigé de l’examen en Architecture des Ordinateurs (A.U 2017-2018) 3 uploads/Industriel/ corrige-examen-archi-2017-2018 1 .pdf