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1 Corrigé TD1 : Circuits logiques combinatoires et séquentiels F.H Master1: Ele

1 Corrigé TD1 : Circuits logiques combinatoires et séquentiels F.H Master1: Electronique des systèmes embarqués UEF1.1.1 : Electronique numérique avancée : FPGA et VHDL Corrigé TD1 : Circuits logiques combinatoires et séquentiels Exercice 1 Comparateur 1 bit e s s f AB AB AB AB A B f AB f AB         Entrées Sorties A B A B  e f A B  s f A B  i f 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 1 1 1 0 0 Comparateur 2 bits Entrées Sorties 2 b 1 b 2 a 1 a A B  e f A B  s f A B  i f 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0 0 1 0 1 0 1 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 0 1 0 0 0 0 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 0 1 0 1 1 0 1 0 1 1 0 0 0 0 1 1 1 0 1 0 0 1 1 1 1 0 0 0 1 1 1 1 1 1 0 0 2 Corrigé TD1 : Circuits logiques combinatoires et séquentiels F.H          2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 2 1 1 1 1 2 2 1 1 1 1 1 1 1 1 2 2 2 2 2 2 1 1 1 2 . . e e e f a a b b a a b b a a b b a a b b a b a b a b a b a b a b a b a b a b a b a b a b f f                              2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 2 1 1 1 1 1 1 1 1 1 1 2 2 2 2 2 2 1 1 1 1 1 1 1 1 2 2 2 2 1 1 2 2 2 2 1 i i e i f a a b b a a b b a a b b a a b b a a b b a a b b a b a b a b a b a b a b a b a b a b a b b a b b a b a b a b a b a b f f f                                      1 2 2 1 2 1 2 1 2 1 2 1 1 2 1 2 2 1 1 2 2 1 2 1 2 2 1 1 1 1 1 1 1 1 1 1 2 2 2 2 2 2 1 1 1 1 1 1 1 1 2 2 2 2 1 1 2 2 2 2 1 s s e s f b b a a b b a a b b a a a a b b b a b a a bb a b a a b a b a b a b b a a b a b b a a b b a b b b a a b b a b a a b f f f                        On retrouve la même solution de la façon suivante :        2 2 1 1 2 2 1 1 1 2 2 2 2 2 1 1 2 2 1 1 2 2 2 2 1 2 2 2 2 1 1 2 2 1 1 2 2 2 2 1 . . e e e s s e s i i e i A B si a b et a b f a b a b f f A B si a b ou a b et a b f b a b a a b f f f A B si a b ou a b et a b f a b a b a b f f f                             D’où le logigramme d’un comparateur de deux nombres de 2 bits est obtenu en utilisant des comparateurs 1 bit. 3 Corrigé TD1 : Circuits logiques combinatoires et séquentiels F.H Exercice 2 Table de vérité d’un multiplexeur 4 vers 1 0 1 0 0 1 1 0 1 2 0 1 3 Y S S D S S D S S D S S D     1 S 0 S Y 0 0 0 D 0 1 1 D 1 0 2 D 1 1 3 D Le circuit est dissocié en 2 sous circuits : 1. Décodage d’adresses et le circuit de commutation Equations déduites ; 0 0 1 1 0 1 2 0 1 3 0 1 y S S y S S y S S y S S     Adresses Sélections 1 S 0 S 3 y 2 y 1 y 0 y 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 1 1 1 0 0 0 Le schéma ci-dessous fait apparaitre le multiplexeur réalisé à l’aide d’une part le décodeur d’adresses et d’autre part le sélecteur d’entrées dont les portes ET qui assurent le sélection sont validées par les sorties du décodeur. 4 Corrigé TD1 : Circuits logiques combinatoires et séquentiels F.H On remarque que les portes ET fonctionnent comme des commutateurs dont la validation est assurée par les entrées d’adresses. 2. multiplexeur 4 vers 1 à partir de 3 multiplexeurs 2 vers 1 1 0 0 1 0 1 2 0 3 0 sec 1 Sortiedu premier MUX sortiedu ond MUX troisièmeMUX avecsignal decommandeS etlesentréeslessortiesdesdeuxMUX Y S D S D S S D S D S                           3. Multiplexeur 4 vers 1 à partir de 2 multiplexeurs 2 vers 1 1 0 0 1 0 1 2 0 3 0 sec 1 Sortiedu premier MUX sortiedu ond MUX troisièmeMUX avecsignal decommandeS etlesentréeslessortiesdesdeuxMUX Y S D S D S S D S D S                           0 S commande des deux MUX et 1 S pin d’activation du premier MUX et 1 S pin d’activation du second MUX 5 Corrigé TD1 : Circuits logiques combinatoires et séquentiels F.H Exercice 3 La technique de génération de parité est l’une des techniques de détection d’erreur les plus largement utilisées pour la transmission de données. Dans les systèmes numériques, lorsque des données binaires sont transmises et traitées, les données peuvent être soumises à du bruit, de sorte que ce bruit peut modifier les 0 (bits de données) en 1 et les 1 en 0. Par conséquent, un bit de parité est ajouté au mot contenant des données afin de rendre un nombre de 1 soit pair ou impair. Ainsi, il est utilisé pour détecter les erreurs lors de la transmission de données binaires. Le message contenant les bits de données ainsi que le bit de parité est transmis. du nœud émetteur au nœud récepteur. À la réception, le nombre de 1 dans le message est compté et s’il ne correspond pas à celui transmis, cela signifie qu’il y a une erreur dans les données. 6 Corrigé TD1 : Circuits logiques combinatoires et séquentiels F.H                     0 1 2 3 1 0 2 3 2 0 1 3 1 0 2 3 3 0 2 1 1 0 3 2 2 0 3 1 1 3 2 0 2 3 0 1 1 0 2 3 0 1 1 0 2 3 0 1 1 0 2 3 0 1 1 0 0 uploads/Philosophie/ corrige-td1 13 .pdf