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Compte rendu du tb1 et tb2 Réalisé par : Souleiman Moussa Omar Encadre par : Mr

Compte rendu du tb1 et tb2 Réalisé par : Souleiman Moussa Omar Encadre par : Mr dhaker TP1 : Initiation au développement par schéma sous QUARTUS II Objectif : Objectif de ce TP est de s’initier à l’environnement Quartus pour la plateforme Cyclone de Altéra afin de concevoir un circuit logique simple constitué par des portes logiques. A) Création du projet Après avoir télécharge la logiciel Quartus et puis l’ouvrir le logiciel c’est très important de créer d’un nouvel projet (création du projet) afin de poursuit la procédure. Une fois terminée la procédure de création du projet avec un nom propre ( souleiman ) . La 2eme étape est faire crée la schéma Cliquer « File – New » puis sélectionner « Block Diagram/schematic File », l’éditeur de schéma s’ouvre. Nommer les entrées par A et B et la sortie par S , de même, nommer les signaux internes S1, S2, S3 . Le schème est bien schématisé donc en vais enregistrer et puis compiler, une fois que le logiciel termine la vérification schème. En passe 3 et 4 étapes pour trouver finalement le schème en dessous.  Lancer une simulation fonctionnelle avec qui ne tient pas compte du temps de propagation dans les portes logiques NAND. Elle obéit intégralement la table de vérité de la fonction XOR b. Création de Symbole pour le fichier courant Ce fichier peut lui-même être transformé en un nouveau composant qui pourra être inséré dans un Schéma, cela permet de conserver la possibilité de synthèse par schéma dans le FPGA. Pour vérifier la création de ce symbole LFEEA2TP1 réalisant la fonction XOR avec NAND2. c. Schéma RTL Ce schéma correspond à l’analyse RTL h. Essai sur cible (Starter Kit) Le KIT est équipé de 4 interrupteurs (switch) et de 4 LED qui vont permettre de tester en réel le projet. La correspondance des boutons poussoirs et les LED avec les entrées de la carte est comme suit L’outil « PIN PLANER » permet d’attribuer des broches physiques à des entrées/sorties Fermer PIN Planer, les numéros de broches apparaissent sur le schéma. Fin du tb1 sur la logiciel Quartus TP2 : Conception par schéma d’une mémoire ROM sous QUARTUS II Objectif : L’objectif de ce tb est de créer un projet sous le nom « mémoire1 » permettant la simulation d’une portion du contenu d’une mémoire ROM nommée « DATA1 » , possédant un bus de données D est à 8 bits. Cette mémoire inclut un bus d’adresses de 8 bits généré par un compteur cadencé par un signal d’Horloge de 10 ns. Pour cela nous devons respecter les étapes ci dessous a. Création du projet Nous respectons les étapes de création de projet présentées d’une manière détaillée dans le TP1. Le projet doit se nommer « mémoire1 » b. Création de schéma Dans ces cas aussi, nous suivrons les étapes de création de schéma que nous avons déjà vue dans la tb1 Nous considérons que cette mémoire inclut une portion de données comme le montre cette figure. Cela est possible en utilisant l’éditeur HxD (téléchargé de l’internet) enregistré sous le nom « tableau 1 » par la suite exporter le fichier sous format 16 bit Cette mémoire ROM à 1 port possède un bus de données de 8 bits de même pour le bus d’adresse (256 cases mémoires). Nous obtenons le résultat suivant pour la phase de création de la mémoire ROM à 8 bits En Cliquant puis dans la fenêtre « Symbol » choisir « megafunctions » puis «arithmetic » et sélectionner « lpm counter. Pour gérer le branchement de la mémoire, cliquer « MegaWizard plug-in Manager » puis « creat a new custom megafunction » pour créer un compteur personnalisé à un port qui sera appelée DATA2 Notre compteur contient 8 sorties sans entrée de forçage Ainsi nous obtenons le résultat suivant pour la phase de création du compteur à 8 sorties Enregistrer le schéma memoire1.bdf en prenant soin de vérifier le dossier de destination (celui du projet) et par la suite compiler. c. Simulation Fin du tb2 en utilisant la logiciel Quartus uploads/s3/ compte-rendu-du-tb1-et-tb2.pdf