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Exercice n001 td01 1 Concepts de base du langage VHDL Faculté de Technologie Département de Génie Electrique Master I- Réseaux et Télécommunications UEF - DSP et FPGA Exercice corrigé - TD N Exercice N - Codes VHDL des portes logiques suivantes ET OU et X

Concepts de base du langage VHDL Faculté de Technologie Département de Génie Electrique Master I- Réseaux et Télécommunications UEF - DSP et FPGA Exercice corrigé - TD N Exercice N - Codes VHDL des portes logiques suivantes ET OU et XOR Rappel La structure d'un code VHDL est organisée comme suite Déclaration de la librairie Déclaration de l'entité Déclaration de l'architecture Dé ?nir les bibliothèques utiles à la description Description des entrées et des sorties du circuit Description interne du fonctionnement du circuit Il veut savoir que le langage VHDL est riche en syntaxe Il veut su ?t de bien les comprendre et les appliquer Nous allons découvrir ensemble comment interpréter ces syntaxes Exemple Code VHDL de la porte logique ET AND -- Ces deux lignes signi ?e un commentaire en VHDL -- Librairie Library ieee -- Le langage VHDL a été normalisé par l'institue ieee Elle regroupe toute les fonctionnalités du VHDL Use ieee stdlogic all -- stdlogic est le nom du package Ce qui veut dire nous allons utilisé seulement les systèmes logiques à valeurs multiples de la bibliothèque ieee -- all tout en français nous allons utilisé toute la partie du stdlogic -- Entitie Entity Exercice is Port a b in s out stdlogic stdlogic Dr F YAHIAOUI C Concepts de base du langage VHDL End Exercice -- Architecture Architecture Description of Exercice is Begin s a and b -- signe d'a ?ectation and est un opérateur logique -- VHDL est un langage de description matérielle Rappel -- Description de la porte AND -- En VHDL le terme description qui est utilisé plutôt que programmation End Description Exemple Code VHDL de la porte logique OR OU -- Librairie Library ieee Use ieee stdlogic all -- Entitie Entity Exercice is Port a b in s out End Exercice stdlogic stdlogic -- Architecture Architecture Description of Exercice is Begin s a OR b -- Description de la porte OR -- En VHDL écrire un opérateur en Majuscule OR ou en minuscule or n'a pas d'importance End Description Exemple Code VHDL de la porte logique XOR -- Librairie Library ieee Use ieee stdlogic all -- Entitie Entity Exercice is Port a b in s out stdlogic stdlogic Dr F YAHIAOUI C Concepts de base du langage VHDL End Exercice -- Architecture Architecture Description of Exercice is Begin s a XOR b -- Description de la porte XOR End Description Jusqu'à ici nous avons apprit à écrire un code VHDL ou à décrire des portes logiques Vous trouverez les signes des opérateurs logiques ainsi que les di ?érents opérateurs en VHDL dans le support du cours - Code VHDL du circuit représenté dans la Figure ci-dessous Nous allons passer à la description d'un circuit numérique Comme vous pouvez remarquer le circuit est composé de deux portes logiques xor et and -- Librairie A Library ieee sout Use ieee stdlogic all B -- Entitie cout Entity Circuit is Port A B in std logic -- Si les entrées sont de même type